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10나노대 FPGA 시대 열린다… 자일링스 vs. 알테라 격돌

디지털데일리 발행일 2013-05-31 08:51:04
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한주엽 기자
[디지털데일리 한주엽기자] 프로그래머블반도체(FPGA) 세계 1, 2위 업체인 자일링스와 알테라가 10나노대 FPGA 양산 계획을 밝혔다.

FPGA는 설계를 변경할 수 있는 반도체를 뜻한다. 중간 중간 칩 기능을 업그레이드해야 하는 통신 기지국이나 중계기, 우주선과 자동차 등 연구개발(R&D) 및 소량 생산용 시제품에 주로 탑재된다. FPGA의 디자인 룰이 현재 20나노대에서 10나노대으로 축소되면 전력소모량은 줄어들고 성능은 보다 높아질 수 있다. 통상 FPGA의 디자인 룰이 가장 진보적이고, 칩 생산은 위탁한다는 점에서 양사의 10나노급 제품 양산은 파운드리 업체들의 대리 경쟁으로도 비춰진다.

31일 관련 업계에 따르면 자일링스는 TSMC와 함께 올 연말 16나노 3D 핀펫(FinFET) 공정을 적용한 테스트칩을 생산한 뒤 내년 양산에 돌입한다고 발표했다. 핀펫은 3D 입체 구조의 칩 설계 및 공정 기술을 뜻한다. 입체 구조로 돌출된 게이트의 모양이 상어지느러미(Fin)와 비슷하게 생겨 핀펫이라는 이름이 붙었다. 핀펫이 적용되면 누설 전류는 줄어들고 성능은 최대로 끌어올릴 수 있다.

자일링스와 TSMC는 16나노 핀펫 공정으로 FPGA 칩을 양산한 뒤 고급형 제품에는 2.5D 패키징 기술을 적용할 것으로 관측되고 있다. 2.5D 패키징 기술은 패키지 위에 실리콘(Si) 기판(인터포져)을 올리고 그 위로 FPGA 칩를 평면으로 여러 개를 올리는 방식이다.

자일링스는 이 같은 방식에 ‘스택 실리콘 인터커넥트(SSI stacked silicon interconnec)’라는 독자 기술명을 붙였다. 현재 28나노 공정이 적용된 버텍스-7 2000T 등에 이 기술이 적용됐다. TSMC는 이 같은 2.5D 패키징 기술을 CoWoS(Chip on Wafer on Substrate) 공정이라 부르고 있다.

모쉬 가브리엘로브 자일링스 최고경영자(CEO)는 “자일링스는 TSMC와의 협력을 통해 기술 및 시장 주도권을 공고히할 것”이라고 말했다.

2위 업체인 알테라는 10나노대 FPGA 양산을 위해 인텔과 손을 잡았다. 이 회사는 앞서 인텔과 14나노 3D 핀펫(인텔 기술명 트라이게이트) 공정 파운드리 계약을 맺었다고 발표했다. 알테라는 인텔의 첨단 반도체 공장을 활용하면 단숨에 자일링스의 기술 로드맵을 앞서나갈 수 있게 될 것이라고 자신했다.

존 데이너 알테라 CEO는 “알테라는 인텔 14나노 기술을 활용해 업계에서 가장 진보한 성능의 FPGA를 내놓을 수 있을 것”이라며 “이 기술에 접근할 수 있는 주요 FPGA 업체는 알테라가 유일하기 때문에 고성능 칩 시장에서 엄청난 경쟁 우위를 가질 것으로 본다”라고 말했다.

업계 관계자는 “인텔 칩을 제외하면 통상적으로 FPGA의 디자인 룰이 가장 진보적이었다”라며 “명실공히 10나노대 로직 반도체 시대가 열리는 것”이라고 말했다.

<한주엽 기자>powerusr@ddaily.co.kr
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