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세계적인 회로 설계 학회인 ISSCC를 들여다보면 향후 반도체 시장이 어떤 방향으로 나아갈 지를 가늠할 수 있다. 지난 2월 열린 ISSCC에서도 206편의 논문이 발표되며 미래 발전 방향이 제시됐다. 특히 삼성전자의 김기남 사장, 마벨의 세핫 수타르디아 CEO는 시스템반도체의 차세대 미세 공정 및 설계 방법론을 제시해 산업계와 학계의 관심을 모았다.

글 한주엽 기자 powerusr@insightsemicon.com

세계 반도체 회로 설계 분야의 올림픽이라 불리는 국제고체회로학술회의(International Solid-State Circuit Conference)가 지난 2월 22일부터 26일까지 5일간 미국 샌프란시스코에서 개최됐다. ISSCC는 세계적으로 가장 큰 반도체 설계 학술대회로 1954년 처음 개최돼 올해로 62회째 열렸다. 이 자리에선 매년 25개국, 4000명 이상의 학자들과 연구원들이 모여 회로 설계 분야의 최신 연구 성과와 정보를 교환하고 반도체 산업의 미래에 대해 토론하는 자리를 가진다. 올해 학회에는 전 세계에서 총 610편의 논문이 제출됐고 심사를 거쳐 최종 206편의 논문 만이 채택됐다. 한국에서 작성된 논문은 총 29편이 채택됐다. 한국은 미국(74편)에 이어 두 번째로 많은 논문을 발표한 나라다. 미국과 한국에 이어 일본(25편), 네덜란드(17편), 대만(14편), 벨기에(9편), 중국(6편) 등이 그 뒤를 이었다. 한국 카이스트의 경우 13편의 논문이 채택돼 세계 모든 기관을 통틀어 최다 논문 발표처로 이름을 올렸다.

“시스템반도체, 5나노 이하도 양산 가능”

올해 ISSCC 첫 번째 기조연설은 삼성전자의 김기남 반도체 총괄 사장이 맡았다. 김 사장은 ‘데이터 중심 시대의 실리콘 반도체 기술과 솔루션(Silicon Technologies and Solutions for The Data-driven World)’이라는 주제로 강연하며 “시스템반도체의 회로 선폭은 5나노는 물론 그 이하까지도 축소할 수 있다”고 말해 업계와 학계의 관심을 모았다. 그는 “사물이 서로 연결되는 사물인터넷(IoT) 시대가 열리면 데이터 트래픽과 신호 처리량이 증가한다”며 “반도체 기술 역시 큰 진전이 있어야 한다”고 말했다. 이어 “시스템반도체의 게이트 폭을 5나노로 축소하는 것에는 근본적으로 큰 어려움이 없으며 그 이하도 가능하다”고 자신감을 내비쳤다.

김 사장은 이날 게이트 폭이 3.8나노에 불과한 핀펫(FinFET) 트랜지스터가 실제 작동하는 것을 확인했다는 자사의 연구개발(R&D) 성과물도 공개했다. 이 기술은 극자외선(EUV) 노광 장비로 4번(쿼드)의 패터닝 공정을 수행해 만들어졌다. 그는 “현재의 감광액(포토레지스트)으로는 8나노가 한계이며, 새로운 EUV용 감광액 재료를 개발 중”이라고 설명했다. 아울러 “14나노, 10나노, 7나노까지 핀펫 트랜지스터가 계속 쓰일 것”이라며 “그러나 7나노 미만부터는 터널펫(Tunnel FET) 혹은 GAA(gate all around) 등 트랜지스터 구조를 바꿔야 할 것”이라고 전망했다.

메모리 반도체도 진화를 계속할 것임을 강조했다. 김 사장은 D램은 10나노대까지 선폭이 축소되고 3D V낸드플래시의 경우 올해 40층 이상, 미래에는 100층 이상을 적층할 수 있을 것이라고 설명했다. 그는 “적층수를 늘리면 미래에는 낸드 칩 하나의 용량이 1테라비트(Tb) 수준까지 늘어날 것”이라고 말했다.

이미지센서는 각 화소간 거리가 1.1마이크로미터(um)인 신형 아이소셀 제품 개발에 성공했다고 그는 밝혔다. 아이소셀은 화소와 화소 사이에 절연부를 형성, 인접한 화소를 서로 격리시키는 F-DTI(Front-Side Deep-Trench Isolation) 및 3차원 수직전송게이트(VTG, Vertial Transfer Gate) 구조로 이뤄진 이미지센서다. 각 화소가 격리돼 있으므로 빛이 적(R)록(G)청(B) 컬러필터를 거쳐 포토다이오드(PD)로 이동할 때 크로스토크(Crosstalk)를 크게 감소시킨다. 녹색 화소로 들어갈 빛이 적색 혹은 청색 화소로 일부 새어 나가는 일이 줄어든다는 의미다. 김 사장은 “BSI 이후 세대부턴 삼성전자의 이미지센서 기술력이 소니를 앞섰다”고 강조했다.

설계 비용 증가한 SoC, 근본적 재검토 이뤄져야

김기남 삼성전자 사장이 5나노 이하의 시스템반도체도 양산할 수 있다며 자신감을 내비친 것과는 달리 세핫 수타르디아 마벨 최고경영자(CEO) 겸 회장은 현재의 시스템온칩(SoC)은 그 설계 구조상 제조 공정이 미세화될 수록 비용이 증가할 수 밖에 없다며 설계 방법과 관련해 근본적인 재검토가 이뤄져야 한다고 주장했다. 수타르디아 CEO는 다양한 기능이 통합된 SoC가 출현하고 제조 공정이 미세화됨에 따라 누구나 고성능, 저전력의 휴대 장치를 주머니 속에 넣고 다니는 시대가 됐다며 “이는 10년 전에는 상상도 할 수 없었던 일”이라고 설명했다. 그는 그러나 28나노 공정을 기점으로 SoC 설계 비용이 기하급수적으로 치솟고 있다는 점을 지적하며 “14/16나노 핀펫 공정의 SoC는 상당한 수준의 대량 생산이 이뤄지지 않는다면 투자 비용을 회수하긴 쉽지 않을 것”이라고 말했다. 아울러 “이 같은 상황은 결국 소량 다품종이 아닌 대량 소품종 시대를 열 것이기 때문에 모두가 공정 미세화의 이점을 얻진 못한다”고 경고했다.

모듈 방식 제안 “마치 레고를 조립하듯”

수타르디아 CEO는 이에 대한 해결책으로 모듈 방식을 제안했다. 1개의 SoC에 중앙처리장치(CPU), 그래픽처리장치(GPU) 등을 모두 우겨넣는 것이 아니라 각각의 장치를 모듈 형태로 개발한 뒤 각 모듈은 AXI(Advanced eXtensible Interface) 기술을 기반으로 한 초고속 인터커넥터로 연결하는 방식이다. 연산이 많은 장치일 경우 메모리 근처로 배치해 속도를 높인다. 이렇게 모듈화가 이뤄지면 SoC의 설계 비용이 크게 줄어든다는 것이 수타르디아 CEO의 설명이다. 이런 과정을 거치면 이론상 SoC에 기능을 넣거나 빼는 것이 쉽고, 소프트웨어를 수정하지 않아도 무리 없이 동작한다. 아울러 각각의 모듈을 개발해두면 SoC 설계가 마치 레고 조립처럼 쉬워진다. 마벨 내부에선 이미 이 기술을 개발하고 있다. 프로젝트명은 MOCHI(MOdular CHIp)다. 수타르디아 CEO는 “연내 가시적인 성과물이 나올 것으로 기대한다”고 말했다.

<한주엽 기자>powerusr@insightsemicon.com