세계 3대 반도체 전자설계자동화(Electronic Design Automation, EDA) 업체인 시높시스와 함께 7나노 LPP(Low Power Plus)에 적용할 칩 디자인 협력을 본격화한 것.

이와 관련해 시높시스는 14일(현지시간) 삼성전자 EUV를 활용한 7나노 LPP 미세공정에서 ‘퓨전 테크놀로지’를 통해 디자인 플랫폼을 인증했다고 밝혔다. 이번 인증에서 사용한 아키텍처는 ARM ‘코어텍스 A53’이다.

현재 스마트 기기 두뇌 역할을 하는 애플리케이션 프로세서(AP) 가운데 프리미엄 제품은 ‘코어텍스 A70 시리즈’를 사용한다. 코어텍스 A53을 EUV 7나노 LPP에 활용한 이유는 ARM 64비트 아키텍처의 기초를 이루기 때문으로 풀이된다. 새로운 미세공정을 적용하는 데 있어 아키텍처, EDA, 파운드리 업체의 긴밀한 협조는 필수적이라 일종의 밑거름 작업이라고 보면 된다.

EUV는 이머전(Immersion, 액침) 불화아르곤(ArF)과 달리 더블(DPT)이나 쿼드러플패터닝(QPT)을 사용하지 않는다. 한 번에 회로를 그려내므로 단일 노광에 기반한 배선 설계가 필요하다.

일반적으로 반도체 설계에 있어 노광에 필요한 회로가 그려져 있는 마스크(Mask) 제작 전까지 하드웨어 기능을 구현(Hardware Description Language, HDL)하는 RTL 코딩, 합성(Synthesis) 도구를 통한 게이트(Gate) 디자인 도출, 검증, 셀 배치(Placement) 및 연결(Routing), 전체 디자인 검증이 이뤄져야 한다. 바꿔 말하면 EUV에 필요한 완전히 새로운 설계 방법이 요구된다는 의미다.

당연하지만 파운드리 활용을 위해서는 칩 생산을 의뢰한 업체와의 설계자산·특허(IP)도 맞춰야 한다. 삼성전자는 EUV 7나노 LPP를 위해 시높시스 ‘실리콘 스마트’ IP를 사용했다. 더불어 삼성전자 파운드리의 생태계 프로그램인 ‘삼성첨단파운드리에코시스템(Samsung Advanced Foundry Ecosystem, SAFE)’을 통해 인증이 가능하도록 했다.

SAFE는 삼성전자 파운드리와 파트너, 고객사와의 협력을 강화해 반도체를 효과적으로 설계할 수 있도록 돕는 프로그램이다. 삼성전자는 이를 위해 현재 보유 중인 공정 정보의 접근성을 높이기로 했다. 아울러 더욱 쉽게 칩 설계 검증을 할 수 있도록 자동화설계툴(EDA)과 설계 방법론도 제공한다.

이상현 삼성전자 파운드리사업부 마케팅팀 상무는 “시높시스와의 긴밀한 협력을 통해 7나노 LPP 공정 인증, 레퍼런스 플로우는 양사 고객이 전력과 성능, 면적 측면에서 최고의 디자인 성과를 거두게 될 것으로 본다”라며 “검증된 시높시스 디자인 플랫폼을 사용해 삼성전자의 최첨단 EUV 기반 공정으로 양산체제에 들어갈 수 있을 것”이라고 밝혔다.

<이수환 기자>shulee@ddaily.co.kr