[디지털데일리 고성현 기자] 반도체 업계에 칩을 수직으로 쌓는 3차원(3D) 기술이 점차 확대되고 있습니다. 반도체 칩 집적도가 2차원(2D) 평면에서 물리적 한계에 다다르면서 이를 극복할 수 있는 핵심 대안으로 떠올랐기 때문이죠. 막대한 데이터 처리량과 저전력을 요하는 초거대언어모델(LLM)의 발전 역시 이러한 추세에 힘을 보태고 있습니다.

이러한 수직 구조 개발 트렌드는 CPU·GPU·AI가속기와 같은 로직반도체뿐 아니라 메모리에서도 활발히 일어나고 있습니다. D램 다이(Die, 개별 칩)를 수직으로 쌓은 고대역폭메모리(HBM)부터, 개별 D램 구조를 수직 적층으로 바꾼 수직 D램(Vetical DRAM)까지 다양한 영역에서 연구가 이뤄지는 중입니다. 오늘은 D램에 새로운 혁신을 가져다 줄 수직 D램, 3D D램의 로드맵을 함께 알아보시죠.

D램의 구조적 변화를 알아보기 전에 D램이 어떤 역할을 하는지 한번 되짚어볼까요. D램은 주기억장치 중 하나로, CPU·GPU가 연산처리를 위해 D램에다 정보(Data)를 일시적으로 저장하는 역할을 합니다. 업무를 할 때만 사용하는 간이 작업대 같은 느낌이죠. D램의 성능은 프로세서가 얼마나 빠르게 이 작업대에 접근할 수 있느냐, 그리고 작업대 위의 작업도구들이 얼마나 오밀조밀하게 밀집돼 있느냐에 따라 갈리게 됩니다.

여기서 말하는 작업도구는 데이터가 저장되는 단위인 셀(Cell)을 의미합니다. 셀의 면적이 좁으면 좁을수록 한정된 크기에 더 많은 셀을 집적할 수 있게 되고, 전기 신호의 이동거리가 짧아지는 만큼 저전력 효율과 처리 속도가 빨라지겠죠. 이 셀은 전류가 흐르는 방향인 소스·게이트·드레인을 스위칭하고 전압을 조절하는 MOS 트랜지스터, 전하를 일시적으로 충·방전해 데이터를 저장하는 커패시터(축전기)로 구성됩니다.

당연히 셀 하나로는 모든 데이터를 저장할 수 없겠죠. 따라서 D램은 무수히 많은 셀을 바둑판 형식으로 배열하는 집합(Array) 구조를 띠고 있습니다. 이때 특정 데이터를 저장하거나 읽으려면 무수한 집합 사이 알맞은 셀을 선택해 전압을 인가해야겠죠. 이를 위해 프로세서가 디코더(Decoder)를 통해 D램의 특정 셀을 찾을 수 있도록 바둑판 형태로 소스·게이트·드레인이 구성된 MOS 트랜지스터를 배열하면 보다 효율적이겠죠. 또 트랜지스터의 각 부분이 같은 전기신호를 받으면 간섭이 일어날 수 있으니 별도의 선으로 연결해줘야 할 겁니다.

이때 이 전압을 소스와 연결한 선이 비트라인(BL)이며, 게이트 단자로 연결해 전압을 인가받는 역할을 하는 선이 워드라인(WL)입니다. 또 전하를 충전하거나 방전하는 역할을 하는 커패시터는 드레인과 수직으로 연결이 되는 구조가 됩니다.

과거의 D램은 이 비트라인이 4칸, 워드라인이 2칸으로 된 8F스퀘어(8F2 RCAT) 구조를 사용했습니다. 셀의 각 단자를 연결해 나열하게 되면 비트라인 기준 3칸·워드라인 2칸을 차지하는데, 그 옆에 배열해야 할 소스가 워드라인에 연결될 수는 없으니 공백으로 비우게 되면서 총 비트라인 4칸을 차지하게 되는 겁니다. 총 4x2칸을 차지했으니 8F스퀘어라고 부르게 된 거죠.

보시다시피 이 구조를 사용하면 비트라인과 워드라인 사이 공백이 생기면서 셀 면적을 더욱 줄이기가 어렵습니다. 메모리 용량을 높이는데 한계가 있다는 이야기죠. 이를 해결하기 위해 130나노미터(㎚, 마이크론 기준)이하 D램부터는 셀 크기와 배열을 조정해 비트라인 3칸x워드라인 2칸으로 줄인 6F스퀘어(6F2 BCAT)가 활용되고 있습니다.

문제는 여기서부터입니다. 6F스퀘어 구조 전환 이후 회로 선폭을 10나노미터대까지는 줄여왔지만, 물리적 축소 한계에 따른 전류 누설이나 간섭 등으로 더 이상 줄어들 수 없는 단계로 들어선 겁니다. 평면의 작업대 안에 바둑판 배열을 최대한 작게 그릴 수 있는 임계점에 다다른 셈이죠.

결국 이 한정된 작업대를 더욱 효율적으로 사용하려면, 수평으로 배치된 셀을 위로 세워 면적을 줄이거나 아예 아파트처럼 수직으로 셀 어레이를 쌓아 올리는 수밖에 없습니다. 여기서 셀을 위로 세워 면적을 줄이는 방식이 비트라인 2칸x워드라인 2칸을 활용하는 4F스퀘어, 수직으로 셀 어레이를 쌓아 올리는 방식이 바로 3D D램입니다.

4F스퀘어의 핵심은 수평으로 놓여진 셀의 소스·게이트·드레인을 수직 구조로 바꾸는 것입니다. 이 구조에서는 아래에 소스와 연결할 비트라인을 두고, 연결된 소스 위를 지나가는 워드라인에 게이트를 연결합니다. 또 워드라인 위에 드레인-커패시터를 수직으로 쌓아올리는 형태로 이뤄집니다. 셀 구조를 이처럼 수직으로 쌓아 올리면 셀 간 전기적 간섭을 걱정하지 않아도 되고, 면적도 1/3 만큼 더 줄일 수 있겠죠.

어려운 내용이니 요약하면서 다시 살펴볼까요. 현재까지 이어져 온 D램 셀 어레이의 구조가 수평으로 소스·게이트·드레인(커패시터) 등을 배열하는 구성이었다면, 4F스퀘어부터는 이 배열을 순서대로 아래에서부터 위로 수직으로 쌓아올리는 방식입니다. 비트라인 기준으로 3칸을 차지했던 구조를 2칸으로 줄였으니 당연히 같은 면적 당 더 많은 셀을 집적할 수 있겠죠. 이것이 현재 삼성전자가 개발 중인 수직 채널 트랜지스터(VCT) D램이자, SK하이닉스의 버티컬게이트(VG) D램입니다.

3D D램부터는 또 구조가 달라집니다. 4F스퀘어 D램까지는 비트라인과 워드라인은 수평으로 교차하도록 놓되 트랜지스터를 수직으로 놓는 방식이었다면, 3D D램에서는 비트라인이나 워드라인 하나를 수직으로 세우는 방식을 택합니다. 그리고 트랜지스터와 수직으로 세웠던 커패시터를 눕혀 층층이 쌓아가는 방식을 활용하죠. 낸드와 마찬가지로 아파트처럼 쌓아가는 겁니다. 다만 구체적인 구조나 방식은 삼성전자·SK하이닉스·마이크론 3사마다 상이한 형태를 띠고 있습니다.

셀 어레이와 수평으로 연결해 온 구동회로(Peripheral)를 수직으로 쌓는 것도 4F스퀘어, 3D D램에 활용될 기술 중 하나입니다. 샌스 앰플리파이어(Sense Amplifier, SA)나 WL 드라이버, 디코더(Decoder) 등의 회로를 적층할 수 있다면 다이(Die, 개별 칩) 기준 면적을 더욱 줄일 수 있게 되겠죠. 다만 이 기술을 활용하려면 D램 어레이를 그려진 웨이퍼와 구동회로가 그려진 웨이퍼를 분리해 접합해야 하기 때문에, 웨이퍼 투 웨이퍼(W2W) 본딩 및 하이브리드 본딩이 필수적으로 채택될 것으로 전망됩니다.

인공지능(AI)에 혁신을 가져온 2.5D 패키지 칩은 조만간 3DIC로 진화하면서 또 새로운 발전을 거듭하고 있습니다. 2.5D 패키지 칩의 구성 요소인 고성능 메모리 HBM도 마찬가지죠. 이와 함께 D램 구조 역시 3D로 진화하면서 변화를 이끌어내고 있는 만큼, 국내 메모리반도체 제조사들의 새로운 도약을 이끄는 게임체인저로 작용할 것으로 기대하고 있습니다.