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‘모어 댄 무어(More than Moore)’, 말 그대로 인텔 창업자 고든 무어의 ‘무어의 법칙’ 이후에 전개될 새로운 시대의 법칙을 말한다. 무어의 법칙은 쉽게 말해 알려진 대로 반도체 성능이 2년마다 두 배 늘어난다는 것을 말하지만, 최근에는 미세공정의 한계로 사실상 폐기수순을 밟았다. 이 법칙을 따르고 지켜야할 인텔이 2년 주기를 3년으로 바꿨기 때문이다. 앞으로의 미세공정은 얼마나 효율적으로 경제성을 유지하면서 성능을 높일 수 있느냐가 관건이고 ‘재료’의 역할이 핵심적으로 부각되고 있다.

사실 무어의 법칙을 억지로 유지하는 것은 가능하다. 문제는 역시 ‘돈’이다. 마이크로프로세서가 등장한 이후 반도체는 빠른 속도로 발전했지만 이에 못지않게 연구개발(R&D) 비용이 늘어났다. 인텔에 따르면 현재의 공정으로 10년 동안 반도체를 생산할 경우 2700억달러(약 328조원)이 필요하다고 보고 있다. 물론 새로운 공정을 개발하고 무어의 법칙에 따라 칩의 크기를 줄이면 R&D를 포함해 1160억달러(약 140조원)의 비용으로 줄어든다고 설명하고 있지만 만만치 않은 금액이다.

반도체 칩 원가의 기준은 웨이퍼 제조 원가를 트랜지스터의 수로 환산한 CPT(Cost Per Transistor)이다. CPT가 낮아지면 기존과 같은 규모의 칩을 보다 저렴하게 만들 수 있다. 웨이퍼의 비용 상승 이상으로 트랜지스터의 밀도를 높여 CPT를 떨어뜨려야 한다. 14나노 공정 이후의 CPT는 이전 세대보다 더 수치가 낮다. 트랜지스터 당 제조비용의 상승이 칩의 수익성을 보장할 수 없으므로 무어의 법칙이 적용되기 어렵다. 손익분기점의 기준은 CPT가 86%까지 올라갔을 경우인데 앞으로 7나노 공정까지는 유지할 수 있다는 게 인텔의 주장이다.

따라서 현재 미세공정의 한계를 벗어나기 위해서는 단순히 노광 장비의 성능 개선뿐 아니라 증착, 식각, 세정에서도 원활한 지원을 필요로 한다. 더불어 패키지 구성과 패터닝 소재도 중요한 이슈 가운데 하나다. 자세히 들여다보면 재료의 역할이 필수적이다. 노광 장비가 더 미세하게 회로를 그릴 수 있는 해상력(解像力, resolution)을 높이기 위해서는 ‘노광원 파장(λ)’, ‘공정변수(K1)’, ‘렌즈 수차(numerical aperture, NA)’의 세 가지 방법이 있다. 적어도 지금까지는 미세공정 개선이 어려웠을 때마다 구원투수처럼 등장한 기술 덕분에 그럭저럭 만족스러운 결과를 얻었다. 예컨대 새로운 렌즈를 장착하거나, 더블 혹은 쿼드패터닝을 사용하거나, 빛 파장이 13.5nm에 불과한 극자외선(EUV) 노광기를 도입하거나, 화학적 패턴 형성 방식인 DSA(Directed Self-Assembly)를 이용하거나 하는 것이 몇 가지 방법 가운데 하나로 꼽힌다.

하지만 NA는 새로운 재료의 부재로 더 이상 도입하기 어렵고 K1은 원가상승의 부담, λ의 경우 광원의 출력부족과 낮은 효율성 등이 여전히 발목을 잡고 있다. 노광 장비에서 i-라인(365nm)에서 불화크립톤(KrF, 248nm)으로 바뀔 때 화학증폭형(CAR) 재료가 도입됐고, KrF에서 불화아르곤(ArF, 193nm)으로의 진화에서는 메타크릴산염 고분자가 힘을 보탰다는 점을 종합적으로 고려하면 ArF에서 EUV로의 전환에서도 재료는 여전히 핵심적인 역할을 할 것으로 기대를 모으고 있다.

재료의 양과 종류가 더 많고 다양해져
반도체를 비롯해 반도체 조립 및 테스트, 디스플레이, 태양광(PV), 발광다이오드(LED) 등 관련 산업의 재료 시장 규모는 연간 1153억달러(약 133조5000억원)에 달한다. 이 가운데 디스플레이(390억달러)가 가장 시장규모가 크고 반도체 조립 및 테스트(250억달러), 반도체(22억달러) 순이다. 반도체에서는 웨이퍼, 반도체 조립 및 테스트에서는 플라스틱 원판이 가장 비중이 크다. 조금 더 살피면 재료 시장의 트렌드를 엿볼 수 있다.

2015년을 기준으로 웨이퍼 팹에서 재료에서 가장 큰 시장규모를 가진 분야는 노광이다. 이 추세는 2020년까지 꾸준하다. 흥미로운 점은 20% 이상의 연평균성장률(CAGR)을 기록하고 있는 원자층증착(Atomic Layer Deposition, ALD)과 노광 가스다. 화학기상증착법(Chemical Vapor Deposition, CVD)도 13%의 CAGR로 높은 수치를 나타냈다. 노광 재료가 9%라는 점을 감안했을 때 상대적으로 더 많은 재료가 투입된다는 것을 알 수 있다. 이 두 가지 공정이 향후 새로운 반도체를 만드는데 있어 가장 핵심적으로 재료가 사용될 것이라는 것을 의미한다.

물리기상증착(physical vapor deposition, PVD)에서는 어떨까. 구리(Cu)는 기존 반도체의 배선 재료였던 알루미늄(Al)을 완벽하게 대체했으며 첨단 반도체 분야에선 이제 일반적 기술이 됐다. 회로 선폭이 보다 미세해지면서 구리 배선을 위한 질화티타늄(TiN)을 박막으로 증착시키는데, 기존 TiN 하드마스크 PVD 시스템으로는 10나노 이하 노드에선 구리 배선 공정을 수행하는 것이 어렵다. 챔버 내에서 아르곤(Ar)을 플라즈마 상태로 만들고 밀도를 더 높이는 방법이 주로 쓰인다. 그만큼 Ar이 더 많이 주입된다는 얘기다.

적용되는 재료의 양뿐 아니라 종류의 변화에도 주목해야 한다. 1970년대에는 Al이나 인(P), 비소(As) 등이 주로 쓰이다가 2000년대에는 몰리브덴(Mo), 티타늄(Ti), 게르마늄(Ge), 코발트(Co), 하프늄(Hf), 탄탈럼(Ta)을 비롯해 희토류인 세륨(Ce)까지 접목됐다. 최신 14나노 핀펫 반도체에는 Ta, 질화탄탈럼(TaN)이나 구리망간(CuMn), 루테늄(Ru), 그리고 Co, 니켈실리사이드(NiSi)가 필수다.

복잡성 늘어난 패키지의 핵심
패키지에서도 재료의 역할이 강조되고 있다. 대표적으로 ‘패키지 온 패키지(Package on Package, PoP)’와 ‘실리콘관통전극(Through Silicon Via, TSV)’, ‘팬아웃웨이퍼레벨패키지(Fan Out Wafer Level Package, FOWLP)’와 같은 어드밴스드 패키징을 꼽을 수 있다. 미세공정으로 반도체 성능을 높이기 어려우니 적층구조로 극복하겠다는 것이 핵심이다. 삼성전자만 하더라도 ‘팬아웃패널레벨패키지(Fan Out Panel Level Package, FOPLP)’에서 12인치 웨이퍼로 멀티다이, 그러니까 여러 개의 칩을 하나의 다이 위에 집적할 수 있도록 했다. 두께도 올해 2분기 0.9mm에서 4분기 0.8mm로 더 얇게 만들 계획이다. 얇아진 두께만큼 발열에 대비해 ‘TIM(Thermal Interface Material)’을 커패시터와 PCB 사이에 장착했다.

당연하지만 적층구조의 패키지가 대중화될수록 그만큼 더 많은 재료가 쓰여야 하고 안정성 확보를 위해서도 마찬가지다. 덕분에 반도체 시장이 2014년부터 2019년까지 CAGR가 2.7%를 기록할 때 어드밴스드 패키징의 경우 7.2%로 두 배 이상의 수치를 나타낼 것으로 예상된다. 자세하게는 FOWLP가 2020년까지 55%, 2.3D나 3D 칩은 25%의 고성장을 바라보고 있다. 전체 어드밴스드 패키징 시장규모는 같은 기간 동안 84% CAGR와 함께 금액의 경우 180억달러(약 20조8000억원)를 기록할 것으로 보인다.

이 외에도 소재가 더 많이 사용될 공정으로는 DSA가 있다. EUV 노광 장비 도입이 여의치 않은 상태에서 분자의 자기 조립(Self-Assembly) 현상에 기반을 두고 있는 DSA와의 공조가 필수적이기 때문이다. 성질이 다른 두 고분자를 하나의 분자로 합성한 ‘블록(Block) 공-중합체(共-重合體, copolymer)’ 재료를 웨이퍼상에 도포, 가열하면 미세한 패턴을 얻을 수 있다.

과거에는 명확한 로드맵에 따라 패터닝 소재를 개발했지만 앞으로는 이런 부분을 기대하기 어렵다. 미래 패터닝 소재는 EUV 성공을 위한 고감도 감광재료(Photo-Resist Chemistry, PR)와 산화코발트(CoO)향 신소재 개발이 동시에 이뤄지고 있는데 혼자만의 힘으로는 시간과 비용이 얼마나 투입될지 가늠키 힘들다는 점을 분명히 인지할 필요가 있다. 재료가 바뀔 때마다 특성에 알맞은 공정이 필수적이어서다. 예컨대 ‘화학적 기계적 평탄화 후공정(포스트-CMP)’ 공정만 하더라도 첨단 반도체 제품군에 새로운 다양한 물질이 도입되고 있고, 그로 인해 CMP 공정에서 사용하는 슬러리 조성에도 많은 변화가 생겼다.

CMP 공정은 화학적 슬러리 제제를 사용한 기계적 연마를 통해 전극배선 형성 및 유전막을 평탄화하는 단계다. 포스트-CMP 클리닝에서는 CMP 공정에서 발생한 나노 입자 등의 오염원을 제거해 잠재적 웨이퍼 결함을 최소화한다. 기존 포스트-CMP 세정액(린스)으로는 효율적인 세정에 한계가 있어 반도체 제조사로부터 새로운 세정액의 요구가 높아지고 있는 상황이다.

<이수환 기자>shulee@insightsemicon.com