[디지털데일리 한주엽기자] 삼성전자가 유럽 반도체 업체 ST마이크로로부터 도입한 28나노 완전 공핍형 실리콘-온-인슐레이터(Fully Depleted Silicon On Insulator, FD-SOI) 공정의 칩 생산 원가가 기존 28나노 하이케이메탈게이트(HKMG) 공정 대비 최대 15% 이상 저렴할 것이라는 분석이 나왔다.

19일 시장조사업체 인터내셔널비즈니스스트래티지(IBS)는 28나노 FD-SOI 공정으로 생산된 칩(Die)의 원가가 기존 HKMG 공정 대비 7.5~15.4% 저렴하다는 분석 결과를 내놓았다. 조사에 따르면 칩 면적이 넓을 수록, 고성능으로 갈 수록 원가 절감 효과가 더 큰 것으로 나타났다.

예컨대 칩 면적이 200제곱밀리미터(mm2)인 고성능(High performance, HP) 시스템 반도체를 기존 28나노 HKMG 공정으로 생산할 경우 개당 칩 원가는 20.98달러(웨이퍼 원가 2867달러, 평균 수율 42.9%, 웨이퍼당 추출 칩 수 136.6개)였지만 FD-SOI 공정은 이보다 15.4% 저렴한 17.73달러(웨이퍼 원가 3066달러, 평균 수율 54.3%, 웨이퍼당 추출 칩 수 172.9개)인 것으로 나타났다. 100mm2 면적을 갖는 저전력(Lower Power, LP) 칩의 개당 원가는 HKMG 공정을 활용할 때 7.05달러, FD-SOI는 이보다 7.5% 감소한 6.52달러에 그칠 것으로 분석됐다. 칩 면적은 공정별, 제품별로 차이가 있으나 아이폰5S에 탑재된 28나노 A7 애플리케이션프로세서(AP)의 면적이 102mm2, 삼성전자가 지난해 초 출시한 엑시노스 옥타 5410 AP의 칩 면적은 123mm2였다. 헨델 존스 IBS 최고경영자는 “높은 원가절감 효과와 더불어 성능 역시 좋아지므로 2017년에는 FD-SOI 생산 공정 비중이 전체의 25%까지 올라올 것으로 예상한다”라고 말했다.

ST마이크로의 FD-SOI는 실리콘 웨이퍼 위에 매우 얇은 절연 산화막을 형성(Silicon On Insulator)한 뒤 그 위로 평면형 트랜지스터 전극을 구성하는 공정 기술이다. 실리콘 웨이퍼 위로 올라간 절연 산화막은 트랜지스터 아래쪽 공간을 완전히 공핍(혹은 밀봉 Fully Depleted)하므로 전자가 게이트(소스→게이트→드레인)를 거쳐 이동할 때 발생하는 기생 용량(parasitic capacitance)을 낮추고 누설 전류를 크게 감소시킨다. 기존 HKMG 반도체와 비교하면 동작 전압도 낮다. 전력 효율성이 높다는 의미다. 게이트 뿐 아니라 실리콘 기판을 통해 트랜지스터 동작을 제어할 수 있는 점도 특징이다. 전자가 흐르는 채널 영역에 불순물(Dopant)을 첨가하지 않아도 된다. ST 측은 동일 회로 선폭에서 FD-SOI 공정으로 생산된 칩의 성능은 30%, 전력효율성은 2배나 높다고 설명했다.

FD-SOI 공정을 도입하면 이에 맞춰진 전용 실리콘 웨이퍼를 써야 한다. 전용 웨이퍼 가격이 상대적으로 비싸지만 채널 영역에 불순물 첨가하는 등의 과정이 빠지는 덕에 전체적으로는 생산 공정 수를 15% 줄일 수 있다. 결과적으로 보다 경제적이다. 기존 장비 대부분을 그대로 사용할 수 있어 공정 도입시 대규모 투자가 병행되지 않아도 된다. ST는 FD-SOI가 차세대 반도체 공정의 ‘대안’이라는 견해를 지속적으로 밝혀왔다. ST는 14나노, 10나노 FD-SOI 공정을 개발하고 있다. 3D 핀펫 구조에서도 FD-SOI를 적용하는 방안도 연구되고 있다.

삼성전자 외 글로벌파운드리(GF)도 지난 2012년 6월 ST와 FD-SOI 라이선스 계약을 맺은 바 있다. 두영수 삼성전자 시스템LSI 사업부 상무는 “FD-SOI 파운드리 사업을 진행하기 위해 프로세스디자인킷(PDK)을 고객사에 제공했고, 반응을 살펴보고 있다”고 말했다.

<한주엽 기자>powerusr@ddaily.co.kr