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전 세계 반도체 전자설계자동화(Electronic Design Automation, EDA) 시장에서 1위를 달리고 있는 시높시스가 삼성전자에 10나노 핵심공정인 LPE(Low Power Early)와 LPP(Low Power Plus)를 동시에 공급했다. 이미 10나노 LPE 공정은 위험생산(Risk Production)을 마무리했고, 10나노 LPP 공정의 경우 연내에 끝마친다는 계획이다. 이에 따라 삼성전자의 10나노 칩 양산은 당초 예상보다 앞당겨진 10월 전후가 될 가능성이 높아졌다.

24일 관련 업계에 따르면 시높시스는 올해 초 삼성전자에 10나노 LPP 공정에 필요한 설계지원툴(Process Design Kit, PDK)의 공급한 것으로 전해졌다. PDK는 반도체를 설계할 때 사용하는 데이터베이스를 말한다. 위탁생산(파운드리)의 제조공정이나 장비의 특성에 최적화된 설계를 할 수 있도록 파운드리 업체에서 제공하는 설계지원 툴이다.

지난 2014년 10나노 LPE 공정의 PDK 공급을 시작으로 작년 하반기부터 올해 초까지 10나노 칩 생산에 필요한 EDA툴 인증을 받았다. 시기상으로 보면 곧바로 10나노 LPP 공정 PDK를 선보인 셈이다. PDK를 사용하면 반도체 제조과정에서 발생할 수 있는 변수를 미리 예방할 수 있다. 이를 통해 개발기간을 단축해 적기에 시장진입이 가능하다.

10나노 LPE와 LPP 공정이 동시에 추진되고 있다는 점에서 삼성전자의 노림수가 엿보인다. 현 14나노에서는 LPE에서 LPP 공정으로의 전환에 1년 가까운 시간이 걸렸다. 14나노 LPP 공정으로 만든 제품으로는 ‘엑시노스8 옥타’ 시리즈와 퀄컴 ‘스냅드래곤 820’ 등이 있다. LPE 공정은 아무래도 1세대인 만큼 성능이나 수율에서 불만족스럽기 때문에 곧바로 LPP 공정으로의 전환이 필수적이다.

실제로 14나노 LPP에서 10나노 LPE·LPP로의 전환이 이뤄지면 성능은 10~20% 높아지고, 다이면적은 32% 줄어든다. 10나노 LPP를 주력 공정으로 발 빠르게 안착시키려는 전략으로 업계 전문가는 예상했다. 시높시스는 10나노 칩 설계에서 독보적인 자리를 고수하고 있고 향후에도 삼성전자와의 관계가 한층 더 깊어질 것으로 보인다. 반도체 제조의 핵심인 노광 공정에서 빛의 파장과 설계 패턴상 차이를 보상해주는 광학근접보정(Optical Proximity Correction, OPC) 툴의 조정에서도 양사의 공조가 필수적이다.

삼성전자는 적어도 10나노까지는 이머전(Immersion, 액침) 불화아르곤(ArF) 기술을 이용하고, 7나노부터 본격적으로 극자외선(Extreme Ultra Violet, EUV) 노광장비를 쓴다는 계획이다. 특히 이머전 ArF 장비를 초기 7나노에서도 사용할 방침이어서 회로 패턴을 두 번에 나눠 형성시키는 더블패터닝 혹은 쿼드러블패터닝 기술을 고도화할 필요가 있다. 이 과정에서 수율향상을 위한 OPC의 역할은 절대적이다.

한편 삼성전자는 7나노에 EUV 장비를 본격적으로 도입할 경우 포토마스크의 수를 80장에서 60장으로 줄일 수 있을 것으로 예상하고 있다. 꾸준히 이머전 ArF 장비의 성능의 성능을 개선시켜나가면서 EUV 장비를 도입하는 방향이다.

<이수환 기자>shulee@insightsemicon.com