- 2014 대한민국 반도체 디스플레이 기술로드맵 세미나

[디지털데일리 한주엽기자] 글로벌 1, 2위 메모리 반도체 업체인 삼성전자와 SK하이닉스가 10나노급 D램 개발 로드맵과 도전과제를 소개했다.

전윤석 SK하이닉스 상무는 27일 오후 서울 양재동 엘타워에서 열린 ‘2014 대한민국 반도체 디스플레이 기술로드맵 세미나’ 연사로 참석해 “2x와 2y나노의 뒤를 이을 2z 및 1x(19나노 추정) D램을 개발하고 있다”며 “1y 및 1z나노 제품도 개발 계획을 세우고 이를 위한 선행 기술(쿼드러플 패터닝 등)을 확보하고 있다”라고 말했다.

그는 “통상 SK하이닉스가 공정을 전환하는 데 걸리는 시간은 1년에서 1년 6개월 사이”라며 “10나노급 D램을 양산하기 위해 넘어야 할 가장 큰 도전과제는 커패시터 용량 사수 및 극자외선(EUV) 노광장비의 양산 라인 적용”이라고 설명했다.

전하 저장 유무로 1과 0을 판단하는 커패시터는 D램의 핵심 요소 가운데 하나다. 그러나 공정 미세화가 이뤄지면 좁아진 D램의 셀 면적 때문에 커패시터의 용량을 사수하는 것이 점점 더 어려워진다. 커패시터 용량이 줄어들면 데이터 보관 시간이 짧아지고 전력 누출량이 늘어나 불량율이 증가한다. 그간 D램 업체들은 좁아진 셀 면적 위에서 커패시터를 수직으로 길죽하게 늘어올리는 방법으로 용량을 사수해왔다. 하지만 미세공정이 10나노대로 접어들면 커패시터의 바닥 면적 대비 높이 비율(A/R, Aspect Ratio)이 현저하게 높아지고, 이로 인해 커패시터가 무너지는 현상이 발생, 결과적으로 수율이 저하된다.

노광도 문제다. 현재 반도체 양산 라인에 도입된 이머전 불화아르곤(ArF) 노광 장비로 그려넣을 수 있는 물리적 회로 선폭의 한계치는 38나노다. 메모리 업체들은 노광 공정을 2회에 걸쳐 실시하는 더블패터닝(DPT) 공법으로 19나노까지 커버한다는 계획을 세워뒀다. 1x나노까지는 DPT를 활용하고 1y 및 1z나노에선 DPT에서 노광 공정을 한 번 더 거치는 쿼드러플(QPT) 패터닝을 도입한다는 것이다. 이머전 노광 장비의 대안으로 파장이 보다 짧은 EUV 기술이 개발되고 있지만 아직 웨이퍼 처리량이 떨어져 19나노 이하 공정에선 QPT 외엔 별다른 방도가 없는 것으로 전해진다. 다만 QPT를 도입할 경우 경우 공정 스탭수 증가에 따른 생산성 저하로 원가가 높아지는 현상이 발생한다.

강창진 삼성전자 반도체연구소 전무는 “7년전 DPT 기술의 연구개발(R&D) 단계에서도 ‘그게 되겠느냐’는 얘기가 있었지만 결국 극복하고 양산 라인에 성공적으로 적용했다”라며 “(삼성전자 내부에서도) QPT에 대한 (생산성 저하 관련)고민이 많지만 양산을 할 수 있는 수준으로 나아가고 있다”라고 말했다. 강 전무는 “EUV도 도입이 지연되고 있지만 조만간 양산 로드맵 안에 들어올 것으로 본다”라며 “문제는 시기”라고 말했다.

10나노 이하 D램의 양산에 관해서는 ‘가능하다’라고 전제하면서도 “원가를 얼마나 낮출 수 있느냐가 관건”이라고 설명했다. 그는 “지금은 미세화가 될 수록 공정 스탭수가 늘어나 원가가 대폭 올라가게 된다”라며 “스마트폰에 탑재되는 애플리케이션프로세서(AP)는 20달러 내외로 2~3달러짜리 D램보다 단가(다이 면적 대비 가격)가 높아 10나노, 7나노로 선폭을 축소할 수 있겠지만, D램은 원가를 낮출 수 있는 획기적인 아이디어가 나오지 않으면 (양산이) 어려울 것”이라고 말했다.

전윤석 SK하이닉스 상무는 “D램과 낸드플래시의 공정 미세화 한계를 넘어설 수 있도록 업계 모두가 STT-M램, PC램, Re램 등 차세대 메모리를 개발하고 있다”라며 “이들 차세대 메모리를 양산화 단계에 접어들면 상당한 파급효과가 기대되지만, 이 역시 원가를 낮추는 데 상당한 어려움이 예상된다”라고 말했다.

<한주엽 기자>powerusr@ddaily.co.kr